另解PA輸入端匹配電路的作用

2017-06-18 by:CAE仿真在線來源:互聯(lián)網(wǎng)

零中頻架構(gòu)收發(fā)器,顧名思義,去除掉了中頻的零件,由于具備了低成本,低復(fù)雜度,以及高整合度,這使得零中頻架構(gòu)的收發(fā)器,在手持裝置,越來越受歡迎。但連帶也有一些缺失,其中一項便是所謂的VCO Pulling,如下圖[1-3] :

在零中頻架構(gòu)中,因為主頻訊號的頻率與LO 相同,所以有可能會泄漏并造成干擾,而整個發(fā)射路徑中,最可能的泄漏來源為PA 輸出端與天線端,因為PA 輸出端的能量最強(qiáng),因此會以傳導(dǎo)方式干擾,而天線端則是會直接以輻射方式干擾,使調(diào)變精確度下降,導(dǎo)致相位誤差,頻率誤差,以及EVM 都會有所劣化。因此不論是高通,或是MTK,都會建議收發(fā)器與PA要分別放在兩個獨(dú)立的屏蔽框里,也是為了避免VCO Pulling[1]。

除此之外,PA 輸入端的匹配若沒調(diào)校好,會因反射而干擾VCO,導(dǎo)致調(diào)變精確度下降,如下圖 :

而PA 輸入端的匹配電路,其擺放位置需依平臺而定,例如若為MTK 的MT6252,則需靠近收發(fā)器,但若為高通的WTR1605L,則需靠近PA。

有時會遇到的問題是,將PA 輸入端的SAW Filter 拔掉,其相位誤差與EVM 會變差,此時可能有人會認(rèn)為是SAW Filter 的關(guān)系,但這是個誤解,因為相位誤差與EVM,都是帶內(nèi)噪聲,而SAW Filter 是用來抑制帶外噪聲,換言之,SAW Filter無法改善相位誤差與EVM,相反地,若SAW Filter 的Group Delay 過大,會導(dǎo)致信號有所失真,進(jìn)而劣化EVM。

因此合理的解釋,便是VCO Pulling,當(dāng)PA 輸入端放SAW Filter,此時收發(fā)器看出去的S11 很好,不會有訊號反射。

但是當(dāng)PA 輸入端的SAW Filter 拔掉時,其發(fā)射訊號由于Layout 走線阻抗關(guān)系,導(dǎo)致收發(fā)器看出去的S11 不好,訊號反射打到VCO,使得調(diào)變精確度下降,其相位誤差與EVM 變差。故此時應(yīng)針對PA 輸入端的Matching 再作微調(diào),以減少反射[3]。

另外,由[4-6]可知,當(dāng)RF 訊號的諧波過大時,可在PA 輸入端,設(shè)計LC 低通濾波器,先抑制PA 輸入端的諧波,避免因PA 的非線性效應(yīng),而使其更加惡化。

特別注意的是,不可將LC 低通濾波器,設(shè)計在PA 輸出端,因為會動到Load-pull。

由上圖可知,不同的Load-pull,會有不同諧波值,第二象限是高諧波區(qū),若該LC 低通濾波器,使Load-pull 跑到第二象限,進(jìn)而導(dǎo)致諧波值變大,那么該濾波器抑制諧波的能力,便大打折扣。

如上圖,假設(shè)該濾波器,其諧波的Insertion Loss 為10 dB,但因更動了Load-pull,使其諧波增加了10 dB,那么最終諧波會因其抵消結(jié)果,而并未所有抑制,故若將LC 低通濾波器,設(shè)計在PA 輸出端,那么該濾波器抑制諧波的能力,便大打折扣,即便最終諧波仍獲得改善,也會因Load-pull 更動,而導(dǎo)致其他發(fā)射端的性能都劣化[4-6]。

而由[1-2]可知,PA 的輸入端,其實(shí)也是DA(Driver Amplifier)的Load-pull :

因此這部分的匹配若沒調(diào)校好,會使DA 的線性度不夠,導(dǎo)致在PA 輸入端,開關(guān)頻譜已偏高的情況發(fā)生,再加上PA 是主要的非線性貢獻(xiàn)者,如此便會導(dǎo)致PA輸出端的開關(guān)頻譜更差。

當(dāng)然WCDMA 的ACLR,也是一樣道理,因此PA 輸入端的ACLR 不能太差,否則PA 輸出端的ACLR,肯定只會更差,而一線品牌大廠,其正負(fù)5MHz 的ACLR,都要求至少-40 dBc,

所以PA 輸入端,其正負(fù)5MHz 的ACLR 至少要-50 dBc。另外EVM 也是一樣道理,由下圖可知,當(dāng)PA 輸入端的Matching 調(diào)校為較收斂的狀況時,其EVM 也跟著改善[2]。

由于PA 的輸入功率范圍一向很廣,以RFMD 的RF3225 為例,其輸入功率范圍為0 dBm ~ 6 dBm,這表示收發(fā)器的輸出功率,即便扣掉Mismatch Loss 與Insertion Loss,仍符合PA 的輸入功率范圍,因此一般而言,較少調(diào)校此處的匹配,通常都是要debug 時,才會調(diào)校此處。而由以上可以看出,若PA 輸入端走線阻抗控制做得夠好,有收斂在50歐姆附近,理論上拿掉是不至于出太大問題。當(dāng)然,PA 輸入端Matching 拿掉,就無法兜低通濾波器,來解傳導(dǎo)雜散,不過若是高通平臺。還可以靠調(diào)NV 的方式來解。下圖是PA_Enable、ANT_SEL、V_ramp 三條曲線[1]。

這三條曲線,對于諧波以及開關(guān)頻譜,都會有影響,建議PA_Enable 比V_ramp早開啟,而且最好能早一段時間。而Ant_sel 可以比PA_en 早開啟,也可以比PA_en晚開啟,看怎樣的NV 值其諧波以及開關(guān)頻譜會最低。

前面提到,若PA 輸入端走線阻抗控制做得夠好,有收斂在50歐姆附近,理論上其PA 輸入端的Matching 可拿掉。而若PA 沒有內(nèi)建DC Block,則PA 輸入端需擺放串聯(lián)電容。然而,由[7-8]可知,串聯(lián)電容會使阻抗有所偏移,破壞原本已經(jīng)控制好的阻抗。那這該如何處理呢 ?

上式是容抗的公式,由上式可知,當(dāng)電容值極大時,其阻抗會近乎于零。而作阻抗匹配前,要先將落地組件拔除,且串聯(lián)零歐姆電阻,來得知走線的原始阻抗[8],因此可知串聯(lián)零歐姆電阻,并不會改變原始阻抗。而前述已知,電容值極大時,其阻抗會近乎于零,相當(dāng)于零歐姆電阻,故可知若想抵擋直流訊號,但又不想使阻抗有所偏移時,可以擺放大電容,來同時兼具這兩種需求。然而這邊所謂的大電容,并不需要到uF 等級,因為uF 等級的電容,至少都是0603 的尺寸,若擺放在走線,不僅占空間,同時也會因?qū)挾扰c走線差異過大,產(chǎn)生很大的阻抗不連續(xù),以至于Mismatch Loss 增加,如下圖: