原創(chuàng)】高速電路之信號(hào)完整性設(shè)計(jì)check list
2019-03-15 by:CAE仿真在線 來(lái)源:互聯(lián)網(wǎng)
編者注:高速PCB設(shè)計(jì)有很多比較考究的點(diǎn),包括常規(guī)的設(shè)計(jì)要求、信號(hào)完整性的要求、電源完整性的要求、EMC的要求、特殊設(shè)計(jì)要求等等。本文主要是針對(duì)高速電路信號(hào)總線做了一些比較常規(guī)的要求列舉了一些檢查要點(diǎn),其實(shí)還可以進(jìn)一步的細(xì)化,比如針對(duì)1.6mm板厚的設(shè)計(jì),使用的diff-end via的結(jié)構(gòu)是8mil的drill,16mil的pad,40mil的anti-pad,36mil的via間距。這都需要根據(jù)實(shí)際的情況而定。所以網(wǎng)上很多經(jīng)驗(yàn)法則都是僅供參考的,包括本文也是如此。
隨著信號(hào)速率的提升,電子產(chǎn)品設(shè)計(jì)也是越來(lái)越復(fù)雜。無(wú)論設(shè)計(jì)的能力有多強(qiáng)、設(shè)計(jì)經(jīng)驗(yàn)多豐富,總會(huì)出現(xiàn)一些意向不到的問題。所以很多公司,都會(huì)有一些設(shè)計(jì)規(guī)則,讓大家在設(shè)計(jì)中有據(jù)可依,也可以在設(shè)計(jì)完成之后作為checklist,一步一步的檢查。下面列舉了一些在信號(hào)完整性以及電源完整性中需要檢查的點(diǎn):
1、阻抗是否滿足設(shè)計(jì)要求,這主要根據(jù)傳輸線的結(jié)構(gòu)檢查確認(rèn)。不同的總線有不一樣的需求。
2、高速信號(hào)線不要跨分割布線。
3、拓?fù)浣Y(jié)構(gòu)是否滿足設(shè)計(jì)要求,對(duì)于SerDes總線,基本都是采用的點(diǎn)對(duì)點(diǎn)的設(shè)計(jì)結(jié)構(gòu),但是對(duì)于Memory,會(huì)涉及到T-type和Fly-by結(jié)構(gòu)的選擇,以及拓?fù)浣Y(jié)構(gòu)中每一段傳輸線的結(jié)構(gòu)。
4、差分對(duì)內(nèi)等長(zhǎng)是否滿足要求。對(duì)于速率特別高的總線,盡量滿足等相位或者等時(shí)的要求。
5、對(duì)于特定的總線,其對(duì)與對(duì)之間等長(zhǎng)是否滿足要求。
6、高速信號(hào)網(wǎng)絡(luò)不要布在板邊,在比較大的散熱通道附近也不要有高速信號(hào)線。
7、信號(hào)線與信號(hào)之間的距離是否足夠大,使串?dāng)_足夠小。
8、如果要給高速信號(hào)網(wǎng)絡(luò)包地線保護(hù),那么要有足夠的距離(3W),避免因?yàn)榘貙?dǎo)致新的信號(hào)完整性問題。
9、發(fā)送端與接收端的信號(hào)線距離盡量遠(yuǎn),能分層布線最好。
10、在高速電路的PCB板中不要出現(xiàn)浮銅,要么去掉,要么在浮銅上加GND via。
11、高速信號(hào)網(wǎng)絡(luò)的via不易過多,一般除了BGA或者Connector處,其它區(qū)域不超過1個(gè),最差不超過2個(gè)via,同時(shí)要優(yōu)化via到比較合適的大小。
12、觀察高速信號(hào)的stub是否足夠短,是否需要使用Back-drill。
13、高速信號(hào)線在換層時(shí),其via附近是否有伴隨GND Via。
14、如果信號(hào)線有冗余設(shè)計(jì),要確保傳輸線的stub要足夠短,盡量減少信號(hào)完整性問題。
15、電源平面的設(shè)計(jì)是否滿足通流的要求。
16、去耦電容的擺放是否合適,一般都是越小容量的電容越靠近芯片的擺放。
17、去耦電容的出線是否滿足短而粗的要求。
以上只是之前做產(chǎn)品時(shí)做的關(guān)于高速產(chǎn)品設(shè)計(jì)簡(jiǎn)單SI部分的checklist。對(duì)于具體的產(chǎn)品和總線都有布線和結(jié)構(gòu)等具體的要求。
不管是設(shè)計(jì)工具,還是仿真工具都在朝著越來(lái)越方便高效的方向發(fā)展。這樣工程師在設(shè)計(jì)過程中都可以方便地使用工具進(jìn)行仿真驗(yàn)證并檢查設(shè)計(jì)的是否滿足要求。
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